就在先前 Intel 表示摩爾定律不死之後，官方又於今天再度重申，英特爾將持續推進 2025 年之後的摩爾定律發展，實現包含電晶體面積的微縮、封裝中的互連密度提升，以及能夠進行標準化測試小晶片（chiplet）生態系。
Intel 在 IEEE International Electron Devices Meeting（IEDM）2021 上，論述採用混合鍵合（hybrid bonding）技術，在封裝中提升超過 10 倍互連密度的過程，並目標達成電晶體微縮 30% 至 50% 的面積改善，亦有新電源和新記憶體技術的重大突破，以及未來某個時刻將徹底顛覆運算的新物理概念。
藉由「元件研究」工作，Intel 指出目前許多已實踐應用的創新，例如應變矽、Hi-K 金屬閘極、FinFET、RibbonFET，以及包含 EMIB、Foveros Direct 在內的封裝創新等等，早已打破先前被外界認定摩爾定律的發展障礙。
Intel 表示有望在 2025 年之後，藉由各項領域的探索，繼續推進和汲取摩爾定律優勢。
目標封裝 10 倍互連密度提升
Intel 研究人員為混合鍵合互連設計、製程和組裝挑戰提出解決方案綱要，展望在封裝中超過 10 倍的互連密度改善。
今年 7 月舉行的 Intel Accelerated 活動，英特爾宣布導入 Foveros Direct的計畫，達成 10 微米以下的凸點間距，為 3D 封裝提供一個量級的互連密度提升。
為了讓生態系能夠從先進封裝當中受益，英特爾同樣也呼籲建立業界新標準和測試步驟，促成混合鍵合小晶片（chiplet）生態系。
電晶體邏輯尺寸面積微縮 50%
展望環繞式閘極（gate-all-around）RibbonFET，英特爾正在透過堆疊多個（CMOS）電晶體的方法，掌握即將到來的後 FinFET 時代，藉由在每平方毫米放入更多的電晶體，目標達成最高 30％ 至 50％ 的邏輯微縮改善，繼續推進摩爾定律。
英特爾同時透過前瞻性研究，為摩爾定律鋪設前進埃（angstrom）時代的道路，展示僅有數個原子厚度的新型材料，如何能夠做出克服傳統矽通道限制的電晶體，讓每個晶片面積上增加數百萬個電晶體，為下個十年提供更為強大的運算。
矽基 CMOS 與新型鐵電材料
在 300mm 晶圓上，達成全球首創整合以氮化鎵（GaN）為基礎的電源開關和以矽為基礎的 CMOS，推進更有效率的電源技術；為 CPU 提供低損失、高速的電源供應，並同時縮減主機板元件和空間。
另一項進展為英特爾使用新型鐵電材料，達成領先業界、低延遲讀寫能力，且有可能成為次世代嵌入式 DRAM 技術，提供更多的記憶體資源，解決從遊戲到 AI 等運算應用日益複雜的問題。
傳統 MOSFET 將在未來被取代
英特爾表示，他們正在追尋以矽電晶體為基礎的量子運算所帶來的強勁效能，以及與新型室溫裝置搭配運作，擁有巨量能源效率運算的全新開關。在未來，這些採用全新物理概念的揭示，可能會取代傳統 MOSFET。
於 IEDM 2021 上，英特爾展示於室溫運作的全球首款實驗性磁電自旋軌道（magnetoelectric spin-orbit、MESO）邏輯裝置實作，顯示出基於開關奈米規模磁鐵的新型電晶體可製造性的潛力。
英特爾和 IMEC 在自旋電子材料研究取得進展，將裝置整合研究更進一步帶往實現全功能自旋轉距（spin-torque）裝置。
英特爾還展出與 CMOS 生產製造相容，用來實現可擴展量子運算的完整 300mm 量子位元製程流程，並確定未來研究的下一步。
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