Intel在IFS Direct Connect 2024晶圓代工大會重申將完成4年5個製程節點的先進製程開發計畫，並說明自家先進封裝的優勢。
以摩爾定律自我鞭策
由Intel研發團隊出身的Pat Gelsinger在回任執行長職位之後，充分展現他對公司開國元老之一Gordon Moore的崇敬，以及追尋由他所提出的摩爾定律。
- 延伸閱讀：
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摩爾定律的起源為1965年4月19日時任Fairchild Semiconductor（仙童半導體公司）工程師的Gordon Moore，受邀應紀念《Electronics Magazine》（電子學）雜誌出版35週年所發表的文章，預測半導體晶片上的電晶體數量將每年增加1倍。而他在1975年將此預測修正為每2年增加1倍。
4年之內拼5個製程節點
有別於過去Intel在14奈米與10奈米製程節點「百鍊成鋼」的精神，Pat Gelsinger於2021年宣佈了大刀闊斧的4年5個製程節點（5N4Y）先進製程路線計劃，在4年之內推出
- Intel 7
- Intel 4
- Intel 3
- Intel 20A
- Intel 18A
等5個製程節點，每個製程皆有其特色與預計要量產的產品線，企圖追趕與晶圓製造、代工競爭對手的進度落差。
Intel 7由原先的Intel 10奈米節點的FinFET（鰭式場效電晶體）結構為基礎，最佳化後可提升電力效率約10％～15％，意即在相同功耗（每消耗1W電力）的情況之下，帶來額外10％～15％的效能增益，已使用在2021年推出代號為Alder Lake的第12代Core i處理器，以及2023年第一季量產代號為Sapphire Rapids的伺服器用Xeon可擴充式處理器。
而Intel 4則是全面使用極紫外光（EUV）微影技術，透過超短波長的光縮小蝕刻圖案，進而達到微縮製程的效果，除了可以提升晶片的電晶體密度與面積效率（單位面積所能帶來的效能表現），也提升約20％電力效率。已率先應用於2023年12月推出代號為Meteor Lake的1系列Core Ultra處理器的運算模塊（Compute Tile）。
Intel 3將持續以FinFET結構為基礎進行最佳化，並提高EUV的使用比例，達到提升面積效率的功效，相較Intel 4能夠提供約18％的電力效率成長幅度。將應用於預計在2024年推出代號分別為Sierra Forest和Granite Rapids的Xeon處理器。
到了Intel 20A製程節點，尺度將由奈米挺進至埃米（Angstrom，1奈米等於10埃米），並導入RibbonFET與PowerVia等2項突破性技術。
RibbonFET為Intel實作環繞式閘極（GAA，Gate All Around）電晶體結構的成果，將原本FinFET的閘極僅有3面控制的結構改進為可由4面控制，能夠在較小的面積當中堆疊更多鰭片，於相同的驅動電流提供更快的電晶體開關速度，有利於進一步微縮製程並提升電晶體密度，是自2011年推出FinFET後，首次全面更新電晶體架構。
PowerVia則為Intel獨家研發，並首次於業界實作的背部供電，藉由將供電線路由晶圓正面轉移至背面，改善晶片內訊號傳輸品質，有利於在微縮製程的同時保持高速傳輸的能力。
Intel 18A節點將以Intel 20A的RibbonFET為基礎進行最佳化，並導入高數值孔徑EUV（High NA EUV）曝光技術，預期將獲得業界首套量產工具，並為電晶體帶來另一次的重大性能提升。
由於目前晶圓製程節點的命名方式已經與閘極長度脫軌，變得沒有實際物理意義，因此相較於使用「幾奈米」比較晶圓製程的先進程度，不如回到Performance（效能）、Power Efficiency（電力效率）、Area（面積，越小越好）、Cost（成本）等「PPAC」指標進行衡量，更能反映實際優劣。
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