Intel投資先進製程與封裝技術，推進IDM 2.0轉型策略，擴展全球晶圓代工能力

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在晶片的製做流程中，除了需要由晶圓廠生產裸晶之外，後續還需要透過封測廠進行封裝與測試，而先進封裝也被視為半導體產業的重要發展關鍵。

不只製程，封裝也很重要

面對運算需求的增加，處理器除了歷經IPC效能成長、時脈提升，也具有越來越多核心，帶來更強大的整體效能輸出。隨之而來的問題就是，在處理器效能不斷提升的過程中，對於資料吞吐量的需求也跟著提升，需要更快速地將資料送進處理器，才能夠維持高效能、高輸出的運算結果。

然而這將衍生增加資料傳輸所需功耗的問題，需要改善大量資料傳輸的效率，才能節省電力消耗，並確保散熱不成問題。

• 延伸閱讀：
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• 晶片是如何製造的？科技沙子的一生：從石英砂到晶片的生產流程
• Intel IFS Direct Connect 2024分析：IFS晶圓代工服務
• Intel在IFS Direct Connect 2024重申藉由先進製程持續推進摩爾定律，在四年內完成五個制程節點的開發
• Intel投資先進製程與封裝技術，推進IDM 2.0轉型策略，擴展全球晶圓代工能力（本文）

以採用靜態記憶體（SRAM）結構的處理器快取記憶體（Cache）為例，儲存1bit資料通常需要6個電晶體，雖然它的運作速度能拉高到與處理器核心相同，但會占用許多晶片面積（換言之就是成本很高），且功號也相對較高。

而系統主記憶體則為動態記憶體（DRAM）結構，儲存1bit資料僅需1個電晶體與1個電容，雖然占用的晶片面積較小（成本較低，且單位面積的儲存容量較高），但是運作速度就慢了許多。

高頻寬記憶體（HBM，High Bandwidth Memory）則是這2者之間的折衷產物，它透過TSV（Through-Silicon Via）堆疊多個晶粒，能在單一封裝提供1024bit通道寬度，有利於此提供更大的儲存空間與更高的傳輸頻寬，但在設計上需要更高密度、更先進的封裝技術，並且盡可能地將HBM封裝至靠近處理器的位置，以確保資料傳輸不會耗損。

由此可見，隨著半導體製程技術不斷精進，在微縮製程、提高電晶體密度的同時，也能夠透過先進封裝技術持續在單一晶片加入更多元件以及電晶體，也是持續推動摩爾定律以及半導體產業不可或缺的關鍵環節。

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Clik here to view.▲ 晶片的生產流程可以分為晶圓製造與封裝測試等2個階段，後者又可以細分為裸晶篩選、封裝、測試、完成等流成。

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Clik here to view.▲ 簡單說封裝是將裸晶（Die）安裝至基板（Substrate）並蓋上「鐵蓋」（IHS）的程序，而先進封裝則可進一布將多個小晶片（Chiplet）或模塊（Tile）封裝在同一基板。

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Clik here to view.▲ 代號為Ponte Vecchio的GPU Max系列繪圖處理器就透過Co-EMIB在3D空間都進行互連，總共整合5種不同製程節點47個模塊，整顆晶片總共有超過1000億個電晶體，是Intel有史以來最複雜的封裝技術。

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Clik here to view.▲ 若摩爾定律能夠順利推展，預計到2030年晶片上能容納的電晶體數量將可超過1兆個。

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Clik here to view.▲ 隨著半導體製程與微縮逐步接近物理極限，往後將更倚重先進封裝技術持續推進摩爾定律。

Intel先進封裝展望

Intel擁有EMIB、Foveros、Co-EMIB等多種先進封裝技術，詳細說明可以參考筆者先前撰寫的《晶片是如何製造》一文，這邊就不再贅述。

這些技術有助於持續延續摩爾定律，在推動整體系統運算效能升級的同時，盡可能控制功耗在一定的範圍內，避免造成系統設計的散熱問題影響過大，為系統設計帶來額外的負擔與影響。

Intel將持續推動先進封裝技術的發展，提升晶粒（Die）、模塊（Tile）之間互連（Interconnect）的頻寬與密度，並降低單位資料傳輸時消耗的電力，除了仰賴封測廠的生產技術之外，也需要整個產業生態系在系統、電路板、封裝、複合晶粒體（Die Complex）等環節的共同合作。

系統層級項目透過改良晶粒和封裝架構，降低每單資料傳輸所需功耗，電路板層級包含整合光學傳輸，以利持續提升傳輸頻寬與密度。Intel提出結合晶片、封裝、系統層級的完全解決方案，並持續縮小間距，達成異質製程整合，並在設計系統設計之初，就將溫度管理和電源供應等無法事後追加、修改的因素納入考量。

Intel也不斷提升電路板和封裝基板的品質、改善佈線技巧、降低導線粗糙度，並導入介電材料耗損係數（Dielectric Material Loss Tangent）較佳的材料，有助於提升訊號傳輸品質，接收端能夠判斷0與1等數位訊號。

不過提升電氣訊號傳輸速度伴隨著更高的功耗，並且可預見將會超越整個封裝所能夠負荷的尺寸，因此改採光學訊號是未來持續拓展傳輸頻寬與密度的必要手段。Intel已經在2023年Hot Chip大會完成封裝整合光學訊號傳輸的展示，在交換器封裝上以電氣介面連結交換器晶粒與光子引擎元件，未來將進一步透過EMIB 連結兩者，進一步提升頻寬並降低功耗。

由於先進封裝能夠將多種不同製程、功能的異質晶粒整合至單一封裝之內，增加了散熱與供電的難度，有賴封裝層級部分的改進，使用次世代熱界面材料（TIM）改善散熱，在IHS（Integrated Heat Spreader，俗稱處理器鐵蓋）與晶粒之間，填入金屬熱界面材料（Metallic Thermal Interface Material），以解決來自多家不同晶圓製造廠的晶粒達成良好的相容性，同時解決先進封裝當中內部晶粒高度差異的問題。

此外也透過封裝基板的特殊結構Coax MIL作為全整合穩壓器（FIVR，Fully Integrated Voltage Regulator）的電感使用，相較以空氣作為磁芯的電感可提升 3％～4％的效率，有利於提升電源傳輸效率。未來Intel也會為Coax MIL 導入High Q 電感，達成10％～12％的電源供應效率改善，並計劃在未來4至5年讓其電感值翻倍成長。

複合晶粒體（Die Complex）目標在制定如UCIe（Universal Chiplet Interconnect Express）等互連標準規範，提升晶粒間的互連頻寬。UCIe規範由Intel主導，以十分成熟的PCI Express與Compute Express Link業界標準為基礎，並獲得AMD、Arm、ASE、Google Cloud、Meta、Microsoft、Qualcomm、Samsung、TSMC（台積電）等眾多廠商支持，讓來自不同廠商、代工廠的晶粒能夠在封裝內相互溝通。預計將透過持續演進，成為滿足未來10 年預期需求的開放式標準，滿足不斷提升每單位晶片面積的頻寬需求。

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Clik here to view.▲ Intel目前掌握包含EMIB、Foveros、Co-EMIB在內的多種先進封裝技術，並將持續發展Foveros Direct、矽光子等技術。

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Clik here to view.▲ 圖中上方為Foveros 3D堆疊解決方案，能將多個裸晶或模塊先堆疊到基底裸晶（Base Die），由基底裸晶提供互連，或是以立體方式「上下堆疊」，然後封裝為單一晶片。中央為EMIB 2.5D嵌入式橋接解決方案，能將多個裸晶或模塊（Tile）在平面上「左右擺放」並相互連接，然後封裝為單一晶片。下方的Co-EMIB封裝結合EMIB與Foveros，不但以水平方式連接多個模塊，也能以上下堆疊方式連接模塊。

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Clik here to view.▲ Intel晶圓代工服務提供多種製程節點與封裝讓客戶選擇，並具備配套的EDA（電子設計自動化）工具與IP（矽智財）。

Intel現在正戰略性地投資製程與製造量能，進一步推進IDM 2.0轉型策略和晶圓代工藍圖，先前已於2023年第2季宣布將在德國建立2個半導體先進製程設施，並計劃在波蘭建立1個新的封裝和測試設施，擴大在歐洲的營運規模。